DOI: https://doi.org/10.20535/2411-1031.2016.4.2.109997

Decreasing the total number of logic elements in the classis two-step multiplier with a help of Vivado HLS

Olha Sholohon, Yuliia Sholohon

Abstract


В Україні практично всі реалізації захисту інформації є програмними, основним недоліком яких, є недостатня стійкість до зламу, тому для збільшення надійності реалізації захисту інформації виникає необхідність у створенні апаратних засобів для виконання операцій над елементами скінченних полів. Однією з можливостей є реалізація на програмованих логічних інтегральних схемах. Як правило, помножувачі в полях Галуа  будуються за допомогою засобів мови VHDL. Основним недоліком такого підходу є значні часові та апаратні затрати. В даній статті, запропоновано будувати помножувач у полях Галуа  за допомогою середовища Vivado HLS. В роботі розглянуто метод оптимізаціїї при якому використовувались типи з визначеною точністю. В результаті досліджень, було доведено ефективність використання середовища Vivado HLS у порівнянні із засобами VHDL. Кількість найпростіших логічних елементів було зменшено у 3 рази, а також кількість тригерів із динамічним і потенційним управлінням скоротились вдвічі. Використання даного методу дає можливість розробляти помножувачі у полях Галуа  з великим порядком.


Keywords


Information security, Galois field, Vivado HLS, VHDL, classic two-step algorithm, arbitrary precision types

References


W. Tan, and L. Yip, “Hardware implementation of genetic algorithms using FPGA”, in Proc. 47th IEEE International midwest symposium. Circuits and Systems, Hiroshima, Japan, 2004, pp. 549-552.

doi: 10.1109/MWSCAS.2004.1354049.

J. Rose, et al., “The VTR Project: Architecture and CAD for FPGAs from Verilog to routing”, in Proc. 20th ACM/SIGDA International symposium. Field-Programmable gate arrays, Monterey, California, USA, February 2012, pp. 77-86.

doi: 10.1145/2145694.2145708.

P. Kitsos, G. Theodoridis, and O. Koufopavlou, “An efficient reconfigurable multiplier architecture for Galois field GF(2m)”, Microelectronics Journal, vol. 34, iss. 10, pp.975-980, October 2003.

doi: 10.1016/S0026-2692(03)00172-1.

Y. Li, G. Chen, and X. Xie, “Low complexity bit-parallel GF(2m) multiplier for all-one polynomials”, IACR Cryptology ePrint Archive, pp. 414, 2012.

G. Baguma “High Level Synthesis of FPGA-Based Digital Filters”, M.S. thesis, Department of Information Technology, Uppsala University, Uppsala, Sweden, 2014.

М. Zwagerman, “High Level Synthesis, a Use Case Comparison with Hardware Description Language”, M.S. thesis, Grand Valley State University ScholarWorks, Allendale, Michigan, USA, 2015.

S. Brad, “Tincr. Integrating Custom CAD Tool Frameworks with the Xilinx Vivado Design Suite”, M.S. thesis, Brigham Young University, Provo, Utah, USA, 2014.

Y. Sholohon, “Evaluation of structural complexity Galois field multipliers based on the elementary transducers”, Proceedings of the national university “Lviv Polytechnic”: Computer systems and networks, no. 806, pp. 290-296, 2014.

O. Sholohon, “Structural Complexity of Galois Field GF(2m) Elements Multipliers in Polynomial Basis Calculation”, Proceedings of the national university “Lviv Polytechnic”: Computer systems and networks, no. 806, pp. 284-289, 2014.

V.S. Hlukhov, R. Elias, ta A.O. Melnyk, “Features of the FPGA-based Galois Field GF(2m) Elements Sectional Multipliers with Extra Large Exponent”, Computer-integrated technologies: education, science and industry, no. 12, pp. 103-106, 2013.

“Xilinx. Vivado design suite user guide high-level synthesis”, Xilinx, Inc., San Jose, California, USA, Tech. rep. (v2013.4), Dec. 2013.

“Xilinx. Vivado design suite user guide high-level synthesis”, Xilinx, Inc., San Jose, California, USA, Tech. rep. (v2014.1), Xilinx, Inc., May 2014.

“Zynq-7000 All Programmable SoC PCB Design Guide”, Xilinx, Inc., San Jose, California, USA, UG933 (v1.12), Sept. 2016.




ISSN 2411-1031 (Print), ISSN 2518-1033 (Online)